二維半導體的五道關卡：從實驗室到晶圓廠，它卡在哪裡？

矽縮不下去了，然後呢？

矽基電晶體的閘極長度已經縮到 3 奈米節點以下，通道薄到只剩幾個原子層厚。材料薄到這個程度，量子效應開始失控。穿隧漏電、短通道效應、散熱困難，統統冒出來。工程師花了二十年把矽推向極限，物理定律告訴他們：再往前沒路了。

二維半導體就在這時候被推上舞台。以 MoS₂（硫化鉬）為代表的過渡金屬硫族化合物（TMD），天生就是原子級厚度的半導體，沒有懸掛鍵，表面完美鈍化，理論上可以做到極短閘極長度而不會崩潰。學術界從 2011 年開始爆發式研究，到今天已經有上萬篇論文。

但問題是，實驗室裡做出來的一顆漂亮電晶體，跟能在晶圓廠裡量產的東西之間，差了十萬八千里。

二維半導體材料家族

拆解瓶頸之前，先快速認識這個家族的成員。二維半導體不只有 MoS₂，而是一整片材料光譜。

MoS₂（硫化鉬）是研究最多、n 型半導體的代表，能隙約 1.8 eV（單層），遷移率在理想條件下可達 200 cm²/V·s 以上。WS₂（硫化鎢）跟 MoS₂ 結構相似，光學性質更強，適合光電應用。WSe₂（硒化鎢）是少數能做 p 型的 TMD，也是實現互補邏輯的關鍵材料。黑磷的能隙可調（0.3–2 eV），遷移率高，但氧化速度驚人。hBN（六方氮化硼）嚴格來說是絕緣體，但作為二維材料的「理想基板」和介電層不可或缺。

這些材料有個共同點：都是層狀材料，層與層之間靠凡德瓦爾力結合，可以用機械剝離法一層一層撕下來。完美晶體不需生長，直接從大塊晶體上撕就行。

但「撕」出來的東西只有微米等級大小。要量產，就得用化學氣相沉積（CVD）等方法在大面積基板上「長」出來。這就是第一道關卡的起點。

瓶頸一：接觸電阻，金屬接上去就不好用

任何半導體要變成可用的電晶體，都需要在兩端接上金屬電極，讓電流進出通道。在矽的世界裡，這件事已經被研究透了，金屬與矽之間的歐姆接觸可以做到極低電阻。

但二維半導體接上金屬之後，情況完全不同。

問題的根源在於費米能級釘扎效應（Fermi level pinning）。當金屬沉積到二維材料表面時，金屬的電子波函數會滲透進半導體，在界面產生所謂的「金屬誘導間隙態」（metal-induced gap states, MIGS）。這些間隙態會把費米能級「釘」在能隙中的某個位置，讓工程師幾乎無法透過選擇不同金屬來調整接觸的能障高度。

結果就是，不管用什麼金屬，接觸電阻都偏高。目前 MoS₂ 的最佳 n 型接觸電阻仍在數十到數百 Ω·μm 的範圍，而產業目標是壓到 10 Ω·μm 以下，差距仍然是一個數量級。

近年有幾個方向在嘗試突破。一是用半金屬（如銻 Sb、鉍 Bi）做接觸材料，利用它們極低的態密度來壓制 MIGS 效應，2025 年 Nature Electronics 報導的晶態銻接觸已經做到 98 Ω·μm（接觸長度 18 nm），是目前最先進的成果之一。二是凡德瓦爾接觸，先將金屬薄膜製備好再轉移到二維材料上，避免沉積過程中的 damage。三是邊緣接觸（edge contact），只在二維材料的側面接觸，減少界面面積。

不過 p 型接觸的進展遠落後於 n 型。WSe₂ 的 p 型接觸電阻目前仍在數百到上千 Ω·μm 的水準，這是實現二維 CMOS 互補邏輯的最大障礙之一。

瓶頸二：大面積生長，實驗室小片 ≠ 量產晶圓

實驗室裡做二維半導體，最常用的方法是機械剝離。用膠帶從大塊晶體上撕下一層，轉移到基板上。做出來的材料結晶品質極高，但每片只有微米到毫米等級，形狀不規則、位置隨機，完全沒法量產。

量產的唯一路徑是 CVD（化學氣相沉積）。把前驅體（通常是金屬氧化物粉末）和硫族元素（硫、硒）蒸氣通入高溫爐管，讓它們在基板表面反應沉積出二維薄膜。

聽起來不複雜，但 CVD 生長二維半導體面臨三個核心難題。

第一個是成核控制。二維材料在基板上的成核點是隨機分佈的，成核密度太高的話會長出一堆小晶粒、彼此拼接成多晶薄膜，晶界處充滿缺陷；成核密度太低的話晶粒之間接不起來，薄膜不連續。要在整個 6 吋或 8 吋晶圓上做到均勻的成核密度，需要精確控制前驅體濃度、溫度場和氣流場，而這三個參數彼此耦合，調一個就會影響另外兩個。

第二個是缺陷密度。CVD 生長的 MoS₂ 典型缺陷密度在 10¹²–10¹³ cm⁻² 的量級，比機械剝離的樣品高了兩到三個數量級。這些缺陷（主要是硫空缺）會扮演散射中心，把遷移率從理論值的數百壓到只剩 10–50 cm²/V·s。更糟的是，缺陷還會導致載流子濃度不穩定，讓同一片晶圓上不同位置的電晶體特性差異很大。

第三個是晶相控制。TMD 存在不同的晶相，例如 MoS₂ 的 2H 相是半導體，1T 相是金屬。CVD 過程中如果溫度或前驅體比例偏移，就可能在薄膜中混入 1T 相的金屬區域，直接短路掉電晶體通道。要在大面積上維持純 2H 相需要極其嚴格的製程窗口。

瓶頸三：材料穩定性，氧化與汙染的日常噩夢

二維材料只有一個原子層厚，每一個原子都暴露在環境中。這跟矽完全不同。矽表面一旦長出氧化層就被保護住了，二維材料沒有這種天然屏障。

MoS₂ 在空氣中相對穩定，但長期暴露後表面仍會吸附水分子和氧氣，導致載流子濃度飄移和遷移率下降。更嚴重的是 CVD 過程中殘留的有機汙染物。轉移和製程步驟中使用的高分子聚合物（如 PMMA）會黏在二維材料表面，這些汙染物不僅影響電接觸品質，還會改變材料的電子能帶結構。

黑磷的情況更糟。它在空氣中幾分鐘就會開始氧化降解，表面冒出磷酸小液滴。除非全程在惰性氣體環境中操作，或者用 hBN 將其完全封裝，否則實際應用幾乎不可能。

長期可靠性也是產業化的隱憂。矽元件經過幾十年的可靠性數據累積，失效率曲線已經被充分理解。二維半導體元件目前最長的可靠性數據不過數年，車規或工業級應用所需的 10–20 年壽命驗證，差距還很大。

瓶瓶頸四：摻雜控制，沒有摻雜就沒有 CMOS

半導體之所以有用，很大程度上來自摻雜。透過引入特定雜質來控制材料是 n 型還是 p 型，從而製造出 p-n 接面和 CMOS 互補邏輯閘。

矽的摻雜技術已經被打磨了半個世紀，離子植入加上熱退火就能精確控制摻雜濃度和深度。但二維半導體的摻雜完全是另一個故事。

問題在於維度限制。二維材料只有一個原子層厚，傳統的離子植入法會直接把晶格打爛。你沒辦法在只有一層原子的材料裡「植入」雜質而不破壞結構。

目前的替代方案主要有三類。第一類是替代摻雜，在 CVD 生長過程中直接把 Nb（鈮）或 V（釩）等原子混入前驅體，取代 Mo 原子的位置來實現 p 型摻雜。2025 年的最新進展顯示，Nb 掺雜的 WSe₂ 已經做到空穴遷移率 48 cm²/V·s，開關比達到 10⁸。但替代摻雜的濃度控制仍然粗糙，摻雜均勻性在大面積上不理想。

第二類是表面電荷轉移摻雜，在二維材料表面吸附有機分子（如 BV²⁺ 做 n 型、Magic Blue 做 p 型）來注入載流子。這方法不破壞晶格，但穩定性很差。有機分子在空氣中容易脫附或降解，器件特性會隨時間漂移。

第三類是遠端摻雜（remote doping），用介電層隔開摻雜源和二維材料，透過靜電感應來調控載流子濃度。穩定性較好，但摻雜效率受限於介電層厚度和介電常數。

整體而言，二維半導體目前沒有一種摻雜方法能同時做到精確控制、不破壞晶格、且長期穩定。這是實現二維 CMOS 的最大技術瓶頸。

瓶頸五：矽製程整合，怎麼跟 existing fab 合作

就算前面四個瓶頸全部解決，還有一個終極問題：二維半導體怎麼放進現有的矽晶圓廠？

全球半導體產業在矽基 CMOS 製程上累積了數百億美元的設備投資。任何新材料如果要求從零建廠，成本根本不可能被接受。二維半導體要想真正產業化，就必須能在現有的 300 mm 晶圓產線上製造。

這意味著幾個硬性條件。第一，生長溫度必須低於 400°C。二維半導體通常是在製程後段（back-end-of-line, BEOL）整合進去的，這時金屬佈線層已經完成，超過 400°C 就會損壞下層的銅導線和低介電常數介電層。目前 CVD 生長 MoS₂ 的典型溫度在 700–1000°C，遠超這個上限。低溫 CVD 或原子層沉積（ALD）方法正在開發中，但品質仍有落差。

第二，轉移與對準精度。如果二維材料是在別處生長好再轉移到矽晶圓上，轉移過程中的對準精度必須達到納米等級，才能與下層的電路圖案精確配合。目前的轉移技術距離這個要求還很遠。

第三，介電層的相容性。二維電晶體需要高介電常數（high-κ）的閘極介電層來實現良好的閘極控制。但高 κ 材料（如 HfO₂）通常需要用原子層沉積法生長，而 ALD 的前驅體在二維材料的惰性表面上很難均勻成核，因為表面沒有懸掛鍵提供反應位點。這導致介電層不均勻、針孔多、可靠性差。

Intel、台積電和三星都已經在研究部門投入二維半導體的製程整合研究，但目前都停留在概念驗證階段，距離量產整合至少還有 5–10 年。

五道關卡的優先順序

如果要排個順序，接觸電阻和摻雜控制是學術界公認最緊迫的兩道關卡。沒有低電阻接觸，電晶體性能上不去；沒有可靠的摻雜，就做不出 CMOS 互補邏輯，功耗降不下來。

大面積生長和矽製程整合則是產業化的核心障礙，它們決定了二維半導體能不能從論文走向產品。材料穩定性雖然聽起來不那麼「性感」，卻是長期可靠性的基石，車規和工業級應用不可能跳過這一關。

好消息是進步的速度在加快。2025 年 Nature Electronics 報導的晶態銻歐姆接觸、2024 年 Nature Communications 報導的精準 p/n 型摻雜、以及 cm 等級均勻 WSe₂ 薄膜的合成，都代表著這些瓶頸正在被逐步打通。

二維半導體不會在明天取代矽。但它正在走一條跟 SiC、GaN 類似的路，從實驗室的零星突破到工程化的反覆迭代，最終在某個應用場景中站穩腳跟。差別只在於，這條路還要走多久。